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CADENCE与MENTOR GRAPHICS通过验证方法学实现协作

EDN China?? 2007年08月21日 ?? 收藏0

?????? Cadence设计系统公司(NASDAQ: CDNS)与Mentor Graphics Corp.(NASDAQ: MENT)今天宣布他们将会让一种基于IEEE Std. 1800TM-2005 SystemVerilog标准的验证方法学标准化。开放式验证方法学(Open Verification Methodology, OVM)将会面向设计师和验证工程师带来一种不受工具约束的解决方案,促进数据的可移植性和可互用性。它实现了SystemVerilog的承诺,拥有基于验证IP(VIP)、事务处理级和RTL模型的可靠的互用性机制,并全面融合通常使用于产品流程的其它语言。该OVM将会包含一种强大的类库,并以源代码的格式提供。

?????? Cadence与Mentor已经投入技术和资源开发该方法学和基础库。该方法学将会按照标准源代码开放的许可证方式提供,即Apache TM License, Version 2.0。

?????? 加快SystemVerilog的采用

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“OVM解决了当前SystemVerilog应用中面临的一个重大问题,”Mentor Graphics Design公司验证及测试业务部副总裁兼总经理Robert Hum说。“客户希望他们在验证上面的投入能够在未来重新利用。这种方法学能够使用于各类广泛应用的模拟器和验证工具,客户将对开始使用的SystemVerilog充满信心。”

?????? OVM以及支持的类库包含了基本的应用功能,这对建造高级面向对象的、覆盖驱动型验证环境,以及SystemVerilog中的可复用VIP是非常必要的。OVM将验证实践嵌入其方法学和库中,降低了使用SystemVerilog的复杂性。OVM将会大幅缩短创建验证环境所需的时间,容易地集成验证IP,并保证代码的可移植性和复用。

?????? “随着现在电子器件越来越复杂,工程师面临愈来愈大快速应用验证方法的巨大压力,”Cadence验证部执行副总裁兼总经理Moshe Gavrielov说。“通过OVM,Cadence和Mentor提供了一种有效的、基于SystemVerilog的、不受工具约束的解决方案,帮助我们的共同客户解决重要的设计难题。整个产业都将从中获益,享受更高程度的相互协作、验证IP开发和复用,以及集成的易用性。”

?????? 源码开放许可证简化了IP开发与发布

?????? 与其它一些同类产品不同,OVM库将是源码开放的,兼容于SystemVerilog IEEE-1800,可移植于任何支持该IEEE标准的模拟器。它依照Apache 2.0授权条款,易于用户和IP开发者重载OVM代码或衍生代码,并获得多家EDA供应商的支持。

?????? “业界明显都在积极使用SystemVerilog进行功能验证,通过开源方法学,在EDA行业内提供更高的相互协作,将会进一步加快这一的趋势,”Denali Software公司CEO兼总裁Sanjay Srivastava说。“可移植性是关键,而OVM通过多供应商支持解决了这个问题。OVM与库非常吸引我们广泛的验证IP客户群,我们将会通过现有的对SystemVerilog和AVM的支持鼓励迅速向OVM的转型。我们已经投入巨资开发一种尖端的SystemVerilog流程,用于我们自己的设计IP产品,并且将会利用OVM进一步提高我们的SystemVerilog领先地位。”

?????? “OVM提供了我们一直期待的东西:一个单一的开放、强大而又可互用的验证方法学,”塞尔维亚贝尔格莱德市的HDL Design House公司总裁Predrag Markovic说。“这大大简化了我们的开发和支持过程,并且将会加快将VIP和验证环境组件递交给我们的客户。现在,客户将可以从即插即用型验证IP中获益。这对所有人来说都是双赢的结果。”


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