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基于视频解码芯片与CPLD的实时图像采集系统

来源:电子技术应用 李超纯 李亚兰 李小飞?? 2007年05月22日 ?? 收藏0

??????? 3.3 CPLD的设计

??????? 3.3.1 数据缓存

??????? 将数据保存到SRAM,需在采样的同时产生地址。每块SRAM的地址线都有两组,一组由CPLD给出,一组由DSP给出。为了解决共用存储器时的资源冲突问题,需控制DSP和SRAM、CPLD和SRAM之间的通断[3]。

??????? CPLD通过提供总线隔离器的控制信号,在CPLD对SRAM A操作时就将CPLD到SRAM B的地址线、数据线、片选信号都置高阻,设置隔离器使DSP与SRAM B导通,而与SRAM A断开,此时DSP可以读取SRAM B,反之亦然。实际上,SRAM的数据线也有两组,其工作方式和地址线一样。为了给DSP以

充裕的时间读取RAM中的数据,还要控制将每场图像存人不同的RAM,使两片SRAM以乒乓方式工作。设计中选用了ISSI公司的IS61LV5128,容量为512KB。

??????? 3.3.2 接口

??????? CPLD的主要外围接口如下:(1)输入部分。图像数据lPD[7:0]、时钟LCLK、场同步VREF、行同步HREF、复位RES。(2)输出部分。图像数据IP01[7:0]和IP02[7:O],片选信号eel、ce2,写使能wel、we2,地址addl[18:0]、add2[18:O],总线隔离器的开关信号f1、f2,DSP中断信号dspint(这里没有设置SRAM的0E信号,因为CPLD只需要将数据写入SRAM,不需要从SRAM中读数据)。

??????? 3.3.3 VHDL实现

??????? 设计中采用VHDL对CPLD进行逻辑实现。程序中“乒乓”控制部分代码如下:

“乒乓”控制部分代码

??????? 本文设计了一套基于视频解码芯片SAA7114H与CPLD的实时图像采集系统,其硬件结构简单,系统稳定,完全满足基于DSP的活动目标跟踪系统的需要,具有很强的实用性,稍加改动即可用于其他场合,如监控系统等。


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