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基于ARM的FPGA加载配置实现

来源:微计算机信息/作者:立明 范多旺等?? 2007年04月25日 ?? 收藏1

  引言

  基于SRAM工艺FPGA在每次上电后需要进行配置,通常情况下FPGA的配置文件由片外专用的EPROM来加载。这种传统配置方式是在FPGA的功能相对稳定的情况下采用的。在系统设计要求配置速度高、容量大、以及远程升级时,这种方法就显得很不实际也不方便。本文介绍了通过ARM对可编程器件进行配置的的设计和实现。

  1 配置原理与方式

  1.1配置原理

  在FPGA正常工作时,配置数据存储在SRAM单元中,这个SRAM单元也被称为配置存储器(Configuration RAM)。由于SRAM是易失性的存储器,因此FPGA在上电之后,外部电路需要将配置数据重新载入到片内的配置RAM中。在芯片配置完成后,内部的寄存器以及I/O管脚必须进行初始化。等初始化完成以后,芯片才会按照用户设计的功能正常工作。 

  1.2配置方式

?????? 根据FPGA在配置电路中的角色,其配置数据可以使用3种方式载入到目标器件中:

·FPGA主动(Active)方式;

·FPGA 被动(Passive)方式;

·JT

AG 方式;

  在FPGA 主动方式下,由目标FPGA来主动输出控制和同步信号(包括配置时钟)给专用的一种串行配置芯片,在配置芯片收到命令后,就把配置数据发到FPGA,完成配置过程。在被动方式下,由系统中的其他设备发起并控制配置过程,FPGA只输出一些状态信号来配合配置过程。被动方式包括被动串行PS(Passive Serial )、快速被动并行FPP(Fast Passive Parallel)、被动并行同步PPS(Passive Parallel Serial)、被动并行异步PPA(Passive Parallel Asynchronous)、以及被动串行异步PSA(Passive Serial Asynchronous)。JTAG是IEEE 1149.1边界扫描测试的标准接口。从JTAG接口进行配置可以使用Altera的下载电缆,通过Quartus工具下载,也可以采用微处理器来模拟JTAG时序进行配置。

  2硬件电路设计

  AT91ARM9200对EP1C6配置的硬件电路示意图如图1所示。

  在配置FPGA时,首先需要将年nCONFIG拉低(至少40us), 然后拉高。当nCONFIG被拉高后,FPGA的nSTATUS也将变高,表示这时已经可以开始配置,外部电路就可以用DCLK的时钟上升沿一位一位地将配置数据写进FPGA中。当最后一个比特数据写入以后,CONFIG_DONE管脚被FPGA释放,被外部的上拉电阻拉高,FPGA随即进入初始化状态。

ARM配置FPGA电路原理图

  图 1 ARM配置FPGA电路原理图

  3软件设计

?????? 本文在设计时使用Linux系统,软件编写和调试是在ADS 下。主要程序如下:

static AT91PS_PIO pioc;

inline void pioc_out_0 (int mask)

{

  pioc->PIO_CODR = mask;

}

inline void pioc_out_1 (int mask)

{

  pioc->PIO_SODR = mask;

}

inline int pioc_in (int mask)

{

  return pioc->PIO_PDSR & mask;

}

inline void xmit_byte (char c)

{

  int i;

  for (i = 0; i < 8; i++)

  {

  if (c & 1)

           pioc_out_1 (DATA0);

      else

           pioc_out_0 (DATA0);

           pioc_out_0 (DCLK);

           pioc_out_1 (DCLK);

      c >>= 1;

   }

}

?

void pioc_setup ()

{

   pioc->PIO_PER   =DATA0 | nCONFIG | DCLK | nSTATUS | CONF_DONE;

   pioc->PIO_OER   =DATA0 | nCONFIG | DCLK;

   pioc->PIO_ODR   =nSTATUS | CONF_DONE;

   pioc->PIO_IFER   =nSTATUS | CONF_DONE;

   pioc->PIO_CODR   =DATA0 | nCONFIG | DCLK;

   


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ARM? FPGA? 加载配置?

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