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进入65纳米时代,不要欢呼

王小庆?? EDN China执行主编?? 2007年04月23日 ?? 收藏0

  从基于规则转向基于模型的工艺

  Cadence认为,在65/45纳米节点,一些制造工艺如光刻、蚀刻和CMP会在很大程度上影响芯片时序、芯片参数变化和成品率,传统的基于设计规则的DRC技术逐渐失效。为精确评估这些制造效应的影响,设计师需要使用成熟的光刻、蚀刻和CMP模型以及关键区域分析技术进行成品率估算。此外,库单元描述和物理验证步骤也需要使用这些模型和成品率计分方法解决制造效应。

  Magma认为,要成功完成65纳米设计,需要使用一种综合了基于工艺规则和基于模型的设计方法。如果以效率为目的,那基于工艺规则的方法是必要的,但是某些情况下,通常需要补充使用基于模型的设计方法来提高设计准确度。基于模型的方法在两个方面有助于提高设计精度,分别是光刻工艺检查(LPC)和化学机械抛光(CMP)仿真。基于模型的设计方法成功的关键在于速度、精确度和对设计师的透明度。只要不打乱现有的设计流程或者出

货(tape-out)计划,如今的设计师都期待其芯片设计能更易制造并且有更高良率。

  从65纳米走向45纳米

  Cadence表示,转移到45纳米后,系统级芯片将在多模式、速度、数模混合集成度和功耗等方面面临更加苛刻的要求。而且,45纳米工艺节点还将进一步加剧制造能力和成品率相关的挑战,例如光刻、蚀刻和CMP的影响将更加显著,芯片参数变性将会更加恶化;功耗将会比对应的65纳米情况下激增25倍以上。为解决这些问题,Cadence针对45纳米EDA工具产品规划包括能意识光刻效应的布线及优化、off-grid布线的基于空间的优化、拓扑模式检测、预防与分析、支持多供电电压(MSV)、电源关断(PSO)和动态电压频率调节(DVFS)等高级低功耗技术的设计、验证和实现流程等等。

  Magma认为,从65纳米到45纳米的转换比90纳米到65纳米的转换相对来说直接得多。在45纳米工艺下进行设计时,IP供应商、IDM、Foundry和fabless厂商的密切合作成为取得成功的关键。而且,控制随机化的、系统化的和参数化的良率下降问题的DFM技术也将成长为IC设计流程中不可或缺的重要部分。


  观点集萃:

  1. 在65纳米工艺节点,EDA技术必须满足纳米效应所需的更为细致的晶体管级验证。
  2. 传统RTL设计和验证方法学已经无法满足与工艺节点转移相关的复杂性的提高,这导致了逻辑和物理设计间的过度迭代、可测试性设计困难以及缺乏解决功耗挑战的手段。
  3. 无线设备中混合信号元件的增加导致了对高性能Fast-SPICE仿真的需求。
  4. 要将模拟元件和标准逻辑单元结合,就需要一个集成的流程进行混合信号设计。
  5. 人们使用ESL的一种担心是生成的设计可能不如传统手工编写代码的RTL高效。所以在ESL更为成熟并且可适用于更广泛的应用后,人们才会考虑用ESL来提高设计师的生产效率和TAT(turn-around time)以及节省其它方面的成本。
  6. 传统的基于设计规则的DRC技术逐渐失效,为精确评估制造效应的影响,设计师需要使用成熟的光刻、蚀刻和CMP模型以及关键区域分析技术进行成品率估算。
  7. 如果以效率为目的,那基于工艺规则的方法是必要的,但是某些情况下,通常需要补充使用基于模型的设计方法来提高设计准确度。基于模型的方法在两个方面有助于提高设计精度,分别是光刻工艺检查(LPC)和化学机械抛光(CMP)仿真。
  8. 更多的设计意图要提供给制造环节,同样更加精确的物理和电气性能数据与模型也要提供给设计实现环节。


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65纳米? 混合信号? 低功耗? DFM?

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