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SoC设计时序至关重要

Ron Wilson?? EDN执行主编?? 2007年04月12日 ?? 收藏0

  虽然有好的工具,但成功的时序收敛仍要依赖于方法和专心。
  要 点
  尽管有工具和多年的实践,时序收敛仍是芯片设计中的一个主要问题。
  继续改进时序评估和处理设计流程中的故障路径是应付问题的唯一方法。
  策略是尽可能早地作重复,并充分利用物理设计专家的熟练技巧。
  新设计方法可以提高速度或降低功耗,但也会使时序收敛问题更加复杂化。


  这是一个重复发生的恶梦。一个 SoC(单片系统)设计从第一天起就很顺利、每个块的 RTL(寄存器传输级)都按时完成、综合做得几乎完美无缺、功能验证更是无可挑剔、布局与布线也没有问题。现在,时序提取后期报告返回来了,竟有 75000 个失败网表。

图1这是一个IBM ASIC流程实例它显示前端和签字验收过程中时序检查的多个点


  对很多设计者来说,这个场景并不是一场梦,可能在昨天下午还亲身经历过。尽管时序分析工具正在大量涌现,尽管所有 IP(知识产权)供应商都有信誓旦旦的保证,尽管保留的富余量非常大,甚至影响到目标运行频率,但让人发疯的重复、修补,还有作出各种妥协决定以解决大量的最后一分钟时序故障,这种日子何时是终点。

  我们应该抱怨工具吗?是时序模型有错吗?为什么在一个已经战胜了许多复杂挑战(如光学接近校正、面向制造的设

计以及工艺变动补偿等)的行业里,我们仍然要遭遇实现时序收敛方面的麻烦?为什么实现这个目标经常还要我们付出面积、功耗和周期延迟等代价?

  EDN 从一些大批量 ASIC 设计工作室和一些专门设计团队寻求答案。我们听到很多时序收敛仍很困难(而且越来越难)的原因。但我们也听到一个安慰性的消息,那就是通过最佳实践、连续关注,并在项目初期就关心时序问题,那么收敛问题就可以成为设计计划内一个几乎例行的可预测部分。

  新问题

  收敛问题并没有变得更简单。Qualcomm高级副总裁兼总经理 Behrooz Abdi说:“当我们转向65nm时,我们已经在时序收敛上遇到了更多挑战。我认为这可能是由于我们的设计在 65 nm下增加了复杂性,但我们还没有回过头来单独找出原因。”
即使抛开复杂性的增长,也有很多新问题在不断出现。一个明显的因素就是更快的速度。但这个问题有不太显眼的一面,即高速并不总是出现在芯片的核心。eSilicon 设计服务副总裁兼总经理 Hao Nham 说:“我们遇到的最困难问题之一是在高速 I/O 脚上的时序收敛。如果没有非常仔细编写原程序,今天的布局与布线工具都无法对这些高速信号做出良好的结果。”

  今天,大多数设计团队要解决的另一个问题是使用第三方 IP。且不说第三方 IP 能否达到工作条件的问题(一般是不能),在 IP 块中实现时序收敛就是一个重要的挑战。不对块做逆向工程,你甚至可能没有合适的文档来理解块的结构。Pixelworks 的工程副总裁 Richard Tobias 在接受采访时表示:“一般我们要与 IP 供应商作艰苦的谈判,以获得成功使用块的足够信息。我们还要尽可能多地作代码审查。然后去修改 IP。”即使修复不成问题,供应商也可能将提供的时序信息建立在转换设置上,或完全不同于他们在此设计中使用的应用假设上。

  其它种类的 IP 也有一种干扰时序过程的方式。最常见的是扫描,或与之类似的 BIST(内置自测)。自动插入扫描链的工具通常会尊重时序要求,但 BIST 块相当大,也很复杂,它们也必然会给时序更大的干扰。它们不仅在信号路径中插入器件,还会要求自己的资源,修改平面规划,和各个块间的布线间距。

  ARM的Artisan Components集团物理IP产品营销经理R Chandramouli 注意到:“现在一片 SoC有2000个或 3000个RAM 的情况并不罕见。所有这些RAM都有自己的BIST电路、自恢复电路和控制器,它们会随着电路复杂性和布线密度的增加而造成大麻烦。时序收敛成为一个大问题。”

  但时序收敛的最大问题之一正在随设计趋势而显现出来:对电源管理的强劲追求。通过采用独立的电压岛、动态变化的供电电压、动态的阈值控制,以及其它此类技术,电源管理工程师正在成倍地(有时甚至是指数地)增加需要时序分析检查的拐点数量。仅就包括十几个电压岛(每个电压岛可以工作在任何四种电压下)的一片 SoC 而言,确认实际拐点这一种情况就足以让人患上失眠症。要完成所有情况,只能指望像 Google 那种规模的服务器资源。

  最佳实践

  确实,时序收敛是一项艰苦的工作。并且新的设计概念正在使它更加困难。但有经验的设计经理认为,通过一个不断交互过程中的最佳实践可以弱化时序收敛问题,这个过程开始于项目启动时,并延续到签字验收。时序收敛远不是设计流程中的一个独立的步骤,更不是事后的补充,它是一项设计周期的中心工作(图 1)。

  经理们描述了一种简单的重复:将设计降低到较低的抽象级,根据该抽象级尽可能精确地评估时序,设定余量以尽量减少失败的网表,


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SoC设计时序? RTL?

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