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SoC设计时序至关重要

Ron Wilson?? EDN执行主编?? 2007年04月12日 ?? 收藏0

布线、缓冲和大小排列工具,它能与统计定时器一起工作。该工具应能使报告的初始路径从大约 1 万个降低到数百个,这是设计者实际要检查的数目。我们还提供培训,使设计者学到如何理解获得的灵敏度数据。”

  “总体说来,统计方法消除了时序分析中相当一部分不实际的悲观情绪。这意味着只需要查看较少的网表,消耗更少的时间、工作量和空间,而不会做出满足不必要裕度的过度设计。”

  Stok 称 IBM 的流程会提供设计流每个抽象级的时序信息。但是统计工具会在最后采用,此时已有了足够的物理设计数据,供其在必需的保护间隔和不必要的悲观情绪之间做出辨别。


  附文:对 DRAM,时序收敛是一种不同的游戏

  按照 Qimonda公司 DRAM 产品开发首席工程师 Thomas Vogelsang 的说法,新型 DRAM 设计的时序收敛与一片新 SoC 面临的挑战完全相同。但过程则有极度的差异。

  Vogelsang 认为,引起差别有三个因素。首先,DRAM 的主要部分是异步的,其中一些还是纯模拟的,而不是数字的。这种状况带来了成套全新的工具。其次,DRAM 开发是一个渐进的过程,因此每个新的设计都有很长

的历史,设计者在设计早期做时序评估时,能依赖于很多设计经验。最后,DRAM 中的时序收敛是从底向上发生,而不是从上向下。

  Qimonda DRAM 产品开发总监 Michael Kleiner 解释说:“DRAM 时序分析最关键的部分是寄生评估。”Vogelsang 补充说寄生问题占去一个周期中总时序预算的很大部分。这种情况意味着最终分析开始于多数物理层,而多边形的模式出现在内存阵列中。场解算器可为这些多边形模式建立寄生模型,然后再放入一个表中。

  接下来,一个模式匹配工具扫描阵列的物理设计,将它遇到的模式与表中的模式作匹配,并提取相应的寄生值。这种方案产生一个驱动晶体管和该阵列寄生的完整 Spice 模型。Spice 仿真必须覆盖已知的工艺拐点和 IR 降,并跟随进入阵列的信号,通过内存单元,然后通过检测放大器输出。这种方法使得内存阵列自身的时序值并不是来自评估的延迟数字,而是来自仿真波形。

  然后,设计者将这些值与传统静态时序分析和FastMOS仿真结合起来作同步数字控制与接口逻辑运行,产生一个对整体芯片的分析。最后,设计者对 I/O 脚使用蒙特卡罗(Monte Carlo)分析,以获得器件管脚间时序的完整图像。

  随着 DRAM 的日趋复杂,平衡会逐步转向静态分析,Vogelsang 说:“例如,DDR-3 是一种复杂得多的设计,它每次运算有更多的时钟周期。因此,静态时序分析变得更为重要。”但没有什么能改变这样的事实,那就是芯片的核心以及其延迟的主要来源还是模拟电路阵列。


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SoC设计时序? RTL?

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