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SoC设计时序至关重要

Ron Wilson?? EDN执行主编?? 2007年04月12日 ?? 收藏0

修复远离中心的网表,然后再重复。

  eSilicon 的 Nham 说:“目标是确定自己的方法,尽量减少重复次数,并尽可能在设计周期的早期做这些事。”如果你设定的余量足够宽,就能在网表级做出确认:在提取后分析中,所有网表都将不存在负松弛问题。这将节省大量时间。但它对整个设计可能又有可怕的含意:你会在把大量性能效率或能源效率问题留给分割工作。因此,甚至早在架构设计前就要开始重复过程,即在设计前进行规划。

  Open-Silicon 的 ASIC 设计经理 Jay Jayaprakash 解释说:“我们用金字塔来描述自己的时序收敛策略。假设我们悲观地考虑,尝试在 90% 路径上获得收敛,9% 通过分析,还有 1% 通过主动修复路径。但是,如果电路非常复杂,1% 就可能有 1 万条路径。所以,我们打算增加自己的悲观程度和在分析中投入的精力,直到我们只修复 0.1% 的路径为止。但这可能消耗太多工作量。即使用最好的方法,我们也必须学习有效地处理最后一部分路径。我们还要与客户就某个策略达成一致。”

  首批步骤

  Nham建议说:“首先要理解设计要求。”换句话说,与客户间有一个清晰的协议,确

定可接受的内核区窗口、性能、活动与待机功耗、工艺技术的选择,以及设计时间表。所有这些事都可以相互妥协。例如,如果放松所有其它约束,则一个设计团队可以满足看来不可能的时间表,实现一个几乎是按键式的设计流程。或者,如果有无限的面积和功耗,并有缓慢的路径和额外附加的时间表,则设计团队可以挑战一个极高速度的目标。关键在于不受限于一组要求,该要求使得时序和功耗余量过小,从而没有资源应对这些选择所产生的过多时序违规。

  一旦设定了设计目标(不幸的是,这一目标总是容易受后面重新谈判的影响),时序收敛的焦点就转向架构设计。芯片架构的选择会极大地影响通过确定所需运行频率而实现收敛的方便程度,因而影响到各级之间的时序预算。

  诸如是使用单个快速CPU内核还是使用多个较慢的内核,这样的决策对运行频率有相当大的影响。在3Dlabs设计一款最新移动多媒体处理 SoC时,就面临着选择一对 ARM926EJ核还是单个 ARM11 核的问题,如果选择了前者就意味着两个核可以运行在最高 200 MHz 频率下,并且满足所有的工作期限。密集的算术运行是在 24 个元件处理阵列中完成,这意味着阵列可以运行在不超过 100 MHz 的速度下,而这只是对一款典型单指令、多数据协处理器时钟频率需求的一小部分。

  还有许多微妙的架构决策也很重要。设计的流水线处理单元可以多深?能不能通过组织状态机,使最快的状态过渡主要在局部完成?能不能组织内存块,以限制一个客户与其必须访问的内存之间的物理距离?所有这些决策都可以通过简单地修改可用的延迟预算来消除(或产生)关键的时序路径。

  平面规划在这里也扮演着一种至关重要的角色。有一些问题很明显,如将 SERDES(串行器/解串器)块靠近高速 I/O 脚。还有一些不太明显而更耗时的步骤,如手工放置较小的内存。

  eSilicon 的 Nham 说:“一个设计中含有数百个内存的例子并不罕见。最好是让有经验的设计者将这些内存放在平面图上。这样,就可以尽量早地对通过内存的时序做出相当精确的评估。”对多数设计来说,这些步骤甚至要早于 RTL 代码,并且它们可以对后面的收敛造成相当重要的影响。

  从 RTL 开始

  也许很多设计者开始认真思考时序问题是从每个块的详细 RTL 编码开始的。正如我们所看到的那样,这个时间点太迟了。但从这里开始对时序收敛的影响则是越来越频繁和明显。

  有关 RTL 类型、最佳实践和影响时序收敛窍门的书籍已经既多又详细。物理综合工具已经包含了很多这类细节,因此设计者通过 RTL 对时序的优化控制几乎完全是通过约束文件和综合指令。有意思的是,这种方案不重视逻辑设计技巧,而关键在于对综合工具工作的理解。

  一些有经验的设计者建议尽量保持约束的简单和宽松。当然,这样可以降低物理综合的运行时间。但它亦避免了综合步骤的复杂重复,以及每次重复时对约束条件的修改。这里的问题不仅是消耗时间,而且还有捕捉和跟踪约束变化(这样可以在周期后面需要修改 RTL 时再做设计)的困难性。综合工具会做任何它认为满足时序约束的事情,经常直接以面积和功耗为代价。在没有仔细检查约束情况下,在逻辑设计后面的修改会造成有趣的结果,不过是负面意义上的结果。

  无疑,网表时序分析的彻底认识是关键,虽然评估还仍然离不开物理数据。 Jayaprakash的金字塔根基正是建立在这一点上。Open-Silicon预计去除90%的时序故障,这种悲观来自于网表时序评估的最大可能极限。Jayaprakash称:“我们要求客户在这个点上给我们一个相当大的时序裕度。用零线负载模型时的业界平均值大约为


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SoC设计时序? RTL?

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