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CADENCE数字IC设计平台助创意电子完成台湾首个65纳米芯片设计

EDN China?? 2007年03月09日 ?? 收藏0

  Cadenc宣布创意电子Global Unichip Corporation完成了台湾第一个65纳米器件的成功出带。此次65纳米出带的成功进一步加强了GUC服务于全球顶级客户的先进技术能力。GUC使用了Cadence Low-Power Solution和SoC Encounter GXL RTL-to-GDSII系统来完成此次出带。

  “以65纳米工艺技术为目标是当前半导体设计的潮流,”GUC公司总裁兼首席运行官(COO)Jim Lai表示,“成功达到目标需要紧密集成的设计环境和自动化的低功耗设计方法学。GUC具有先进工艺设计的全面专门技巧,采用了Cadence Low-Power Solution和Encounter 平台来进行该超过1千万门的低功耗设计,7周内就完成了实现,从而帮助GUC的客户获得了明显的上市时间优势。”

  本次GUC出带涉及预定面向生产的一项定制设计。GUC采用了Cadence的SoC Encounter系统、Encounter Conformal技术和具有SI意识的CeltIC纳米延迟计算器来设计该芯片。利用SoC Encounter GXL面向

成品率的设计特性和可制造性能力,加上虚拟CMP和关键区域分析工具,GUC获得了品质更佳的结果。

  GUC在该项设计中使用的许多工具也是Cadence Logic Design Team Solution的一部分,它使用包涵设计和验证的集成和整体方法,通过从计划到闭合的管理和逻辑签收,帮助逻辑设计团队提高了进度可预测性。这代表了Cadence整体策略的另一项可交付部分,为特定的工程师团队提供量身定制的解决方案。


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IC设计平台? 65纳米?

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