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高端路由器设计需要考虑的数据缓冲器问题

来源:电子设计应用?? 2007年02月06日 ?? 收藏0

?解决该问题的一种方法是选择更小和成本更低的 FPGA实现控制逻辑,并采用外部分立存储器来支持。设计师会采用外部SRAM来增强 FPGA 的存储能力。FPGA供应商可提供预定义模块,设计师可将其集成到 FPGA 中,用以进行外部存储器管理。这种方法有助于设计师使用更小和更便宜的 FPGA。

  但是,由于FPGA架构固有的 I/O 局限性,这种方法为设计带来了延时。在采用 FPGA 和外部存储器的设计中,数据通过 FPGA 中比较慢的可编程门进入缓冲器,然后子系统必须为控制器分配一个地址,并将数据转移到外部存储器。接下来,系统必须分配一个地址并把数据拖到外部存储器中。这两个操作必须通过 FPGA 中比较慢的可编程 I/O门进行。最后,数据必须从 FPGA 发送到系统中,并再次经过 FPGA 可编程门。假设在 FPGA 和外部存储器中进行大量的存取,该子系统需要 8 个时钟周期来处理每个数据字节。

  理想的选择

  在这些应用中,一种更为可行的方法是采用现成的分立 FIFO 来设计数据缓冲器(见图 2)。目前,供应商可提供密度高达 18 Mb、运行速度高达 250 MHz 的FIFO器件。这些器件的输入和输出端口可进行独立配置,同时以单倍数据速率(SDR)和双倍数据速率(DDR)运行,并可支持高达 20

Gbps的数据速率。

 采用分立FIFO的数据缓冲器 
????????????????????????????????? 图2 采用分立FIFO的数据缓冲器

  如果需要更高密度的缓冲器,一些 FIFO 可以进行级联,在多芯片配置模式下实现更高的密度。不同的时钟运行模式有助于设计者在级联配置中优化缓冲器设计。在标准模式中,写入一个空 FIFO 中的第一个字被存储在内部存储器中,除非进行特定的读操作,该字不会在数据输出线上出现。第二种(首字直接通过)模式是通过将一个 FIFO 的数据输出连接到下一个 FIFO 的数据输入来支持深度扩展。这使缓冲器可自动地将进入缓冲器的第一个字以流水线方式送到第一个 FIFO? 中,并利用第二个FIFO实现反压。

  分立缓冲器件制造商可以提供多达128个队列以全线速区分并对数据进行优先级排序的FIFO。这些器件可提供高达 10 Mb的存储密度,并利用高达 166 MHz 的 DDR 支持超过 10 Gbps的运行速度。这些产品配置了 x40 位数据总线,可提供13.3 Gbps的高数据吞吐量,并可支持下一代高吞吐量平台的服务质量(QoS)需求。

  比较FPGA 和其他替代解决方案,简单对比数据手册已经不能得到满意的答案。FPGA 的易于编程特性有助于模块化数据手册,每段的数据通道部分都需要进行确认、评估和添加,以确定合成电路的时序。为了实现这一点,FPGA 制造商可为 FPGA 的设计和编程提供软件。这种设计软件可鉴别设计并评估电路,提供性能时序参数。供应商丰富的经验和他们各自的软件包可提供非常精确的模型。在评估这些解决方案的过程中,工程师可使用 Xilinx ISE 和 Altera Quartus II 设计软件。他们可以使用这些软件工具对 FPGA 进行配置,以执行 FIFO 存储功能,并利用设计软件提供的合成模型来模拟实际电路。使用 Xilinx 的 LogicCore 和 Altera 的 MegaWizard 可产生 FIFO 单元。这些工具可提供优化性能的设计实现。该实验可在各种尺寸的器件和存储器配置上进行。性能测试结果基于后布局和走线时序。

  在决定采用现成的 FIFO 或可编程逻辑器件建立一个数据缓冲器子系统之前,工程师应该考虑到该决定对其设计复杂性的影响。低密度的情况下,把 FIFO 和控制逻辑集成到一个 IC中,可提供一种更为简单的电路板设计。随着缓冲器尺寸超过256K的密度,而且成本促使其采用外部SRAM来补充 FPGA,标准的 FIFO 可提供更为简单的方法。随着设计者对系统的升级转向更高的存储密度,这种方法也具有优势。例如,大多数 FIFO 都是引脚兼容的产品,密度范围在 0.5 Mb~18 Mb 之间。使设计师简单更换一个元件,即可迅速而容易地增强其系统能力。在基于 FPGA 的配置中,设计师通常需要花费时间和精力重新编译器件,或对一个新的、更高密度的 FPGA 进行设计和编程。

  


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路由器? 数据? 缓冲器?

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