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(多图) 用集总LC元件的VCO构成155.520MHz锁相时钟频率源

来源:电子技术应用/作者:魏建将?? 2006年09月19日 ?? 收藏0

?????? SDH 作为一种传输体制,在我国得到了广泛应用。目前国内SDH主干网大多的10G光纤网,随着光通信技术的发展,传输速率还将不断提高。SDH网同步结构通常采用主从同步方式,要求所有网元时钟的定时都能最终跟踪全网的基准主时钟。ITU-T对SDH各节点的时钟参数如时钟的中心频率、频率准确度、稳定度、时钟的抖动和漂移等以及牵入范围、牵出范围、保持范围等都作了严格的规定[1]。在SDH系统中,是以155.520Mbit/s的同步传送模块(STM- 1)作为基本的信息模块,而高速率的信号是将N个STM-1信号同步复用,形成STM-N[2],因此SDH网中大量使用155.520MHz的时钟源作为网元定时时钟。本文将介绍如何用集成电路MAX2620和集点LC元件构成窄带VCO电路模块,进而同锁相环芯片Q3236一起构成锁相环式的低噪声、高稳定性的155.520MHz时钟电路。

????? 1 电路方案设计

?????&n bsp; 图1所示为锁相环(PLL)的基本电路组成[3]。其中REF代表参考信号源,1/R为参考源分频器,PD为相位检波器,LF为环路滤波器,VCO为压控振荡器,1/N为N分频器。

锁相环原理图?

???????SDH 专用的155.520MHz的VCXO(压控晶振),国外已有,但国产的很少,而且价格比较昂贵。而一般的VCO器件,例如Varil、Mini、 Vectron、Mti、MicroNetworks等公司推出的100MHz~200MHz、75MHz~160MHz、140MHz~170MHz等器件都是宽频段使用的。SDH中的时钟源是固定的点频,如STM-1是155.520MHz,因而用上面的那些宽频段的VCO来设计这种点频电路并不合适,这就需要设计一个窄带的而且相位噪声性能优越的VCO。虽然可以用分立晶体管、谐振回路以及缓冲放大器来构成VCO电路,但相比于IC芯片,稳定性差、受电源及分布参数影响大、调试不方便。MAXIM公司的MAX2620是一个可工作于罗宽频率范围(10~1050MHz)的集成振荡器芯片,具有高频双极工艺所特有的低闪烁噪声、低噪声系数和低寄生rb的特点。用户可以根据自己的需要配适当的振荡回路,设计出所需中心频率的压控振荡器电路。MAX2620内部有源器件对谐振回路的负载极轻,从而使振荡回路具有较高的有载Q值,因而可以用来设计窄带的155.520MHz点频的压控振荡器电路。

?????? 由相位噪声理论可知,锁相环路中分频比越大,从输入到输出的相位噪声指标的损失也就越大,所以时钟电路的鉴相频率设定为19.440MHz,以使得鉴相频率尽可能高,锁相环分频比小。常规的PLL集成电路如Motorola的MC14515X系列,鉴相频率最高为2MHz,不能适用。QualComm的 Q3236,鉴相频率可达到上百MHz,可应用于此项设计中。

?????? 2 155.520MHz的VCO设计

?????? MAXIM公司的MAX2620是一使用极其方便的振荡器芯片,它的内部组成示意图[4]如图2所示。

MAX2620芯片内部电路组成

???????MAX2620 提供一个缓冲放大输出级,能够减少负载变化对振荡器频率的影响。供电电压范围在+2.7V~+5.25V之间,内部设有偏置电路稳定其工作点,使工作受电源波动的影响小,并具有电源关断能力,由SHDN端控制。两个互补的输出(即OUT和OUT),可以构成两个单端输出或一个差分输出。由于是集电极开路输出,输出端需要上拉到Vcc。可以用电感或电阻来上拉,但是对于差分输出,两端上应采用相同的方式。对于50Ω的负载,用电感上拉时,单端输出电平可达-6dBm(峰-峰电压为320mV);而用电阻上拉时,输出可达-10dBm(200mV)。在本设计中MAX2620的两路输出,一路输出到PLL以供鉴相使用。为使稳定性 好,此路用电阻上拉。另一路输出,经过缓冲放大,作为时钟输出,为了使其输出功率大,用电感上拉。?
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锁相时钟? 锁相环? VCO设计?

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