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(多图) 用DSP技术从模拟视频信号中获取数字图像

来源:单片机及嵌入式系统应用/汤金宽 曹丹华 吴裕?? 2006年07月19日 ?? 收藏0

??? 也就是说,RCLK是由DSP的ARE信号取反得到的,而REN1和REN2信号是由DSP的AOE信号经过地址译码后提供。这样设计的TMS320C6xll与FIFO接口为了配合FIFO读出时序的要求,还必须要求DSP的读时序(主要是Setup/Strobe/Hold三个时序段)满足以下要求:

??? Setup≥(tENS+tSKEW)/tcyc
??? Strobe≥(tA+tDS)/tcyc
??? Strobe≥(tCLKH(min)/tcyc
??? Hold+Setup≥(tCLKL(min)/tcyc
??? Setup+Strobe+Setup≥(trc(min)/tcyc

??? 从时序图上的数据可以看出,tENS≥5ns,tA≤12 ns,tDS≥5 ns;同时,由于IDT72V23l的要求,RCLK高电平时间(tCLKH(min)大于等于8ns、RCLK低电平时间(tCLKL(min)大于等于8 ns以及读写周期(trc(min)必须大于等于20ns。加上一定的冗余,最后计算可以得到:

??? Setup≥20ns

??? Strobe≥30 ns

??? Hold≥l0ns

?

?? 在本设计的TMS320C6211的系统板上,EMIF的外部时钟频率是100 MHz,所以tcyc=10ns。这样可以得出DSP中CExCTL寄存器中Setup值设置为2,Strobe值设置为3,Hold值设置为1。

??? 实际系统实现证明。通过这样的硬件接口设计后,TMS320C621l可以很稳定地从FIF0中读出数据。

???? 2.3 隔行采样技术

??? 由于DSP接口与FIFO的接口速度只能达到15MB/s的速度,同时当DSP把图像数据从FIFO中读出来以后还需要将数据存入其外部存储器中,这样DSP与FIFO的接口速度是完全不可能跟上解码器SAA7111A的有效数据输出速度(最低19.8 MB/s)的,所以DSP无法实时地从视频流中抓出一幅完整的图像。 因此,在DSP与SAA711lA的接口之间采用高速FIFO进行缓冲的同时,还采取了“隔行采样”的方法来缓冲速度上的差异。通过计算得出DSP每隔4行有效视频信号采1行视频数据是合理的。(把DSP将获取的数据存人其外部存储器中所需要的时间考虑在内。)

??? “隔行采样”的结果会导致所获取的图像垂直分辨率下降(对于PAL制式视频信号由原来的576行/幅下降到144行/幅)。为了保证图像的分辨率,本设计中将每幅图像分成连续的4次采样.在连续的4次采样中,分别抓取图像中不同的144行数据,也就是说,现在DSP抓取1幅完整幅面(720×576)大小的图像需要分4次获取,然后对数据重排组合得到完整的图像。PAL制信号是按照50Hz的场频对图像进行输出的,即每秒种可以传输25幅图像,现在由于“隔行采样”的原因,DSP每秒钟可以从PAL制信号中解码出6.25幅完整幅面大小的图像。这个速度完全可以满足很多实时系统的要求,如视频监控系统。

??? “隔行采样”功能的具体实现是由CPLD配合SAA7111A输出的同步信号(行同步、场同步信号)来完成的。由于IDT72V231(FIFO)的写入控制是通过WEN信号完成的,因此CPLD可以通过控制WEN信号来实现图像的隔四行一采样。具体WEN信号的产生逻辑如图3所示。

WEN信号的产生逻辑

点击看原图

??? 由图3可以清晰地看出,通过这种采样方式以后,每次输出的图像行是隔4行输出l行,而连续4次获取的图像则是一整幅图像576行图像数据中互不相同的144行数据,这四部分图像按照一定规律组合便可以得到一幅幅面为720×576像素的完整数宇图像。

??? 另外由图3可以看出,SAA7111A每向FIFO中写入一行图像数据(需要53.3μs),DSP则有相当于4行图像数据输出的时间(约256μs)来读出这一行图像数据。因此“隔行采样”有效地缓冲了数据输出和数据读入速度上的差距。


???? 3 软件方案设计

??? 解码器DSP方软件的设计主要分成两个部分:①将图像数据从FIFO中读出来存人到DSP的外部RAM中去;②对读出的数据进行重排,组合成完整的图像。下面分成两部分来说明。

???? 3.1 QDMA方式数据的读入

??? 由于DSP将数据从外部读人到RAM中通常是图像处理系统的一个图像获取过程,所以如果使CPU一直处于读入数据的操作中,显然是不合理的。


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DSP? 图像? 视频?

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