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Cadence助力VeriSilicon实现倒装片设计成功出带

2006年02月24日 ?? 收藏0

  Cadence设计系统有限公司日前宣布,ASIC设计代工厂商VeriSilicon Holdings Co., Ltd.通过采用基于Cadence Encounter数字IC设计平台的自动化倒装片设计流程,实现了一个复杂、高速SoC倒装片的成功出带。这是VeriSilicon公司首次实现SoC的成功流片,并已投入量产。

  借助SoC Encounter,VeriSilicon公司有效地降低了芯片的裸片尺寸,提高了性能,实现了时序优化,并取得了更好的电源集成度。这些优点为倒装片设计带来了很多好处,如在这个160万门的SoC设计中,共集成了6个频率为250 MHz的主时钟,而裸片尺寸仅为8.4×8.4mm2 。该芯片采用中芯国际(SMIC) 0.15um 低压(LV)1P7M制造工艺, BGA729倒装片封装。

  Cadence SoC Encounter系统能够根据金属凸点的位置和分配来优化IO焊盘,或者根据焊盘的位置重新分配金属凸点,以及根据用户指定的约束和使用不同的布线宽度来实现自动化的再分布线。该系统还能自动将电源单元与金属凸点连接起来,并通过验证指令和自动化金属

凸点布局来实现验证。Encounter QRC用于具有制造意识的寄生抽取,VoltageStorm则用于电源分析。


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倒装片设计? ASIC?

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