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FPGA成为替代ASIC的最佳选择

Babak Hedayati?? Xilinx公司产品解决方案营销部高级总监:EDN China?? 2003年10月12日 ?? 收藏0
头像  多年来,Xilinx公司的可编程逻辑技术始终扮演着ASIC替代解决方案的角色。过去十多年来,每次当ASIC技术实现摩尔定律的预期,Xilinx FPGA和CPLD都迅速填补了由此而留下的间隙。最近,有些ASIC制造商推出了称为结构化ASIC(Structured ASIC)的改进ASIC结构,试图解决与基于标准单元的ASIC和门阵列相关的一些问题。但最终,人们都会问到这一决定性问题,"如果我们需要100万门至500万门的设计,到底哪种技术最佳地结合了硬件、软件和设计支持,从而可最好地满足我们的需要?"
  历史上,高速度100万门以上的单片系统(SoC)一直是ASIC的独占领域。但现在,促进高端ASIC发展的工艺技术也同样适用于FPGA。事实上,FPGA的发展也帮助推动了最新工艺技术的发展。例如,Xilinx的Spartan-3器件很早就采用了90nm、300mm工艺的设计定案(tape-out)并很快推出了采用相应工艺制造的器件。现在,就门和I/O的数量来说,平台FPGA可轻松满足要求。Spartan-3 FPGA可提供高达500万系统门和784个I/O。Virtex-II P

ro系列可提供更高的密度和更大的封装尺寸。平台FPGA的力量远远不止是逻辑门和I/O数量。例如,Spartan-3系列可提供近2M位块RAM和104个硬连线18 x 18乘法器,而Virtex-II Pro则可提供高达10M位块RAM资源和556个乘法器,而这些对于DSP系统实现非常关键。
  自从开始将几片TTL器件的逻辑集成到单片FPGA中以来,灵活性始终是可编程逻辑器件的特点。平台FPGA将这一灵活性提高了几个量级。现在,大量系统部件IP可以嵌入到单片平台FPGA器件中。Xilinx平台FPGA集成了块存储器、软和硬处理器芯核、DSP功能和可编程I/O连接功能,以及由Xilinx公司和第三方供应商开发的其它IP。当然,每个设计小组还为完全可编程的器件增添了他们自己的差异化IP。完全的可编程能力为半导体芯片提供了最大的灵活性和最有效的使用。
  而仔细考察标准单元结构ASIC即可发现其灵活性非常有限。仅有数层金属层是可定制的,其它金属层以及所有的逻辑都由ASIC制造商固定。每家制造商提供具有少量不同的芯片,所嵌入的IP核心的类型和数量有所不同。每种类型的结构ASIC通过固定的专用资源来满足特定应用的要求。不幸的是,对于客户来说,如果设计不能十分匹配制造商提供的某种芯片的特性,那么有些芯片资源就会被浪费,结果是要么设计受到损害,要么就不得不从头来。在任何情况下,提供给设计小组的灵活性非常小。
  结构化ASIC的不灵活还会带来订货和库存风险。即使一个结构化ASIC设计进行得非常完美,目标市场也会变化,或者标准会更新。在这种情况下,库存和NRE成本就被浪费了。另一方面,PFGA可容易地进行重新编程来适应新的要求,或者FPGA库存可以重新应用于另一个项目。
  在竞争分析中,FPGA开发工具经常被不公平地忽略了。但事实是,FPGA供应商拥有在规模和经验方面都足以与最大型EDA供应商相匹敌的软件开发队伍。他们设计和提供了健壮和全面的工具套件,其成本仅与技术支持的价格相当。
  FPGA供应商工具套件的健壮性从每年新开始的采用FPGA的设计数量上可以得到证明。2002年,新开始的采用FPGA的设计为20万件,这一数字到2004年将增长为40万。据估计,这一数字将是同一年新开始的ASIC设计数量的100倍。
  另一方面,结构化ASIC设计流程仍然处于早期开发阶段。能够显示结构化ASIC设计流程或工艺完整性或健壮性的成功例子很少。到目前为止,顶级ASIC供应商为结构化ASIC提供的支持仍然非常有限或根本没有。因此,选择非常少,设计小组被迫采用ASIC供应商选定的设计流程进行设计,而不能利用熟悉的经过内部使用验证的设计方法。走在最前面的设计小组经常会面对软件缺陷的所谓第一版效应,点状工具的不兼容性等,并且不得不依赖外部供应商才能解决此类问题。
  经过多年的发展,FPGA供应商已经从技术跟随者的角色转变为率先采用领先器件技术的创新者。这使得他们可大大缩小ASIC和FPGA之间的每逻辑门成本差距。例如,Xilinx公司在Spartan-3系列中很早采用了90nm、300mm工艺设计,使得100万门器件的价格达到20美元以下。考虑到与结构化ASIC和标准单元ASIC相关的额外NRE成本和掩膜费用,FPGA价格甚至更有吸引力。还需要考虑到开发工具和培训的绝对成本。
  对于一家企业来说,由于工程开发延迟而失去市场机会可能是最昂贵的成本。在快速变化的市场中,设计返工造成的三个月时间延迟决定了成功还是失败。因此,ASIC设计小组必须在尽快交付设计定案和小心地避免严重的错误之间进行微妙


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