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【求助】“#delay”的使用


作者:飘渺书生
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发表于2016-06-22 08:12

【求助】

首先开始学习FPGA,问些基础性的东西,大家多多包涵。

问题描述: 在verilog语言中“#delay”是不可综合的,我的理解是在综合以后,这些延迟信息就被综合器给优化掉了,那么最后实现的具体电路中,用“#delay”实现的行为级描述的语句,是如何转换成最后的实际电路呢?? 请各位高手指点下,谢谢!


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