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小组信息
名称:EDN助学—FPGA/CPLD学习小组
人数:18962
小组积分:200122
简介:讨论和学习CPLD/FPGA的空间!在这里我们一同迈向HDL硬件设计开发的大门!我们的口号是:让verilog普及风暴来得更猛烈些吧!此次助学活动EDN将给大家免费派送空PCB板,数量有限,希望大家抓住机会,千万不要错过哦!

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【求助】关于 #delay的不可综合的疑问?


作者:飘渺书生
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发表于2016-06-19 17:57

首先刚才学习FPGA,问些基础性的东西,大家多多包涵。

问题描述: 在verilog语言中“#delay”是不可综合的,我的理解是在综合以后,这些延迟信息就被综合器给优化掉了,那么最后实现的具体电路中,用“#delay”实现的行为级描述的语句,是如何转换成最后的实际电路呢?? 请各位高手指点下,谢谢!


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