小组 > CPLD/FPGA > EDN助学—FPGA/CPLD学习小组 > 新手求助、modelsim仿真的问题
?
?
小组信息
名称:EDN助学—FPGA/CPLD学习小组
人数:18962
小组积分:200122
简介:讨论和学习CPLD/FPGA的空间!在这里我们一同迈向HDL硬件设计开发的大门!我们的口号是:让verilog普及风暴来得更猛烈些吧!此次助学活动EDN将给大家免费派送空PCB板,数量有限,希望大家抓住机会,千万不要错过哦!

小组公告

学习板购买请访问淘宝店铺:淘宝店链接:http://myfpga.taobao.com/

返回本小组首页

楼主??[求助]?

新手求助、modelsim仿真的问题


作者:小丫吖
积分:8分
总积分:108分
:113
发送信息
加为好友
发表于2016-06-06 17:28

求助,这是怎么回事啊 应该怎么解决

`timescale 1 ns/ 1 ps
module vga_verilog_vlg_tst();
// constants??????????????????????????????????????????
// general purpose registers
reg eachvec;
// test vector input registers
reg clk;
reg rst_n;
// wires??????????????????????????????????????????????
wire hsync;
wire vga_b;
wire vga_g;
wire vga_r;
wire vsync;
?
// assign statements (if any)?????????????????????????
vga_verilog i1 (
// port map - connection between master ports and signals/registers??
?.clk(clk),
?.hsync(hsync),
?.rst_n(rst_n),
?.vga_b(vga_b),
?.vga_g(vga_g),
?.vga_r(vga_r),
?.vsync(vsync)
);
initial begin?????????????????????????????????????????????????
?? clk = 0;
?forever #10 clk = ~clk;
end???????????????????????????????????????????????????
?
initial begin?????????????????????????????????????????????????
?? rst_n = 0;
?#1000;
?rst_n = 1;
?
end?
???????????????????????????????????????????????????
endmodule

?

?

9950468741_1465205270564.jpg

?


分享到:? 新浪微博?? qq空间??
投票数: ? 回复?? ? 引用??
点击登录,立即回复。