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小组信息
名称:EDN助学—FPGA/CPLD学习小组
人数:18962
小组积分:200122
简介:讨论和学习CPLD/FPGA的空间!在这里我们一同迈向HDL硬件设计开发的大门!我们的口号是:让verilog普及风暴来得更猛烈些吧!此次助学活动EDN将给大家免费派送空PCB板,数量有限,希望大家抓住机会,千万不要错过哦!

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楼主??[求助]?

程序编译成功,RTL图也出来,但没有消耗资源


作者:白云来抗线
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发表于2016-05-31 09:10

新手求助

RTL图是T_ADS模块的图,但是没有消耗资源,这是为什么,我该怎么找问题,有可能是时序问题吗,综合时时序报告是这样的.另外使用signaltap看寄存器时,编译的时候就显示消耗了1000多了寄存器,这是怎么回事,当不和Signaltap一起编译时,该模块就不消耗资源


白云来抗线 编辑于2016-05-31 11:19
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1楼??[求助]?

Re:程序编译成功,RTL图也出来,但没有消耗资源


作者:白云来抗线
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发表于2016-05-31 18:09
已经解决了,程序写错了,被优化了

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