小组 > CPLD/FPGA > EDN助学—FPGA/CPLD学习小组 > pll倍频信号不正常
?
?
小组信息
名称:EDN助学—FPGA/CPLD学习小组
人数:18962
小组积分:200122
简介:讨论和学习CPLD/FPGA的空间!在这里我们一同迈向HDL硬件设计开发的大门!我们的口号是:让verilog普及风暴来得更猛烈些吧!此次助学活动EDN将给大家免费派送空PCB板,数量有限,希望大家抓住机会,千万不要错过哦!

小组公告

学习板购买请访问淘宝店铺:淘宝店链接:http://myfpga.taobao.com/

返回本小组首页

楼主??[求助]?

pll倍频信号不正常


作者:wrpwrp
积分:13分
总积分:113分
:116
发送信息
加为好友
发表于2016-05-30 15:16

仿真时出现pll倍频时候 clocked信号和输出c0信号出现几个时钟超前是怎么回事,我用的是cyclone29950469770_1464592411749.PNG

我看别人的都是没有超前的,这两个信号同时变化的


分享到:? 新浪微博?? qq空间??
投票数: ? 回复?? ? 引用??
点击登录,立即回复。