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名称:EDN助学—FPGA/CPLD学习小组
人数:18962
小组积分:200122
简介:讨论和学习CPLD/FPGA的空间!在这里我们一同迈向HDL硬件设计开发的大门!我们的口号是:让verilog普及风暴来得更猛烈些吧!此次助学活动EDN将给大家免费派送空PCB板,数量有限,希望大家抓住机会,千万不要错过哦!

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楼主??[求助]?

【求助】关于modelsim仿真的一点问题,困扰几天了。


作者:misakamikoto
积分:8分
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:113
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发表于2016-03-25 22:47

module rl(clk,s);
input clk;
output[6:0]s;
reg[6:0]s;

always@(posedge clk)
??begin

??s<=(S==59)?0:s+1;9950460280_1458917227682.png
??end
endmodule


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1楼??[求助]?

Re:【求助】关于modelsim仿真的一点问题,困扰几天了。


作者:和乌龟赛跑
积分:5分
总积分:105分
:113
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发表于2016-06-17 15:29
s=(s==7'd59)?0:s+1;

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