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EDN China>EDN论坛>模拟专区>阻抗偏高到60~65欧姆有什么危害(上)
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阻抗偏高到60~65欧姆有什么危害(上)

发布时间:2016-1-27 下午6:52

作者: 一博科技

等级: 初学者

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在 《避开假八层的温柔陷阱----浅谈六层板的叠层》一文中,文章结尾我们提出了一个问题:当主线段阻抗不是50欧姆,而是偏离到60~65 欧姆,这样对信号来说到底有什么危害呢?很多网友都给出了自己的答案,这些答案分别从不同的角度对阻抗变高对信号的影响做出了分析。很多情况下,我们只是 定性的分析一下,知道阻抗偏高对信号不好,至于这种影响到底到什么程度恐怕也很难说清楚。下面就让我们通过仿真实例来看看,阻抗偏高到60~65欧姆对信 号到底有什么危害。


1、从反射角度分析
一般情况下,板子上的DDR信号较多,且DDR信号传输速率也不低,我们就以DDR主控芯片为例来仿真验证一下。首先搭建如下拓扑结构:



图1
主控芯片是飞思卡尔的P1020,接收端选用的是美光DDR3颗粒。信号速率为800Mbps。中间传输线的阻抗分别取40,50,60,65欧姆,对比U1端接收到的波形,如图2所示:
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图2

由图2可知,在传输线阻抗为65欧姆的时候,信号波形的过冲很大,已经超出了芯片的耐压值,像这种情况,作为SI工程师就必须采取一定的措施了,通常是给通道加上端接电阻。那么在有串联电阻端接的情况下,信号波形又是什么样的呢?我们来验证一下。
在图1的拓扑结构中加入串联电阻,如下图3所示:

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图3

与上面的例子一样,扫描中间传输线阻抗,得到的波形如下图4所示:
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图4

由图4可知,和没有加串阻时候的趋势一样,传输线阻抗较高时,信号的过冲大一些。在添加串联电阻之后,信号的过冲被降了下来,可见串阻的作用是很明显的。

加串阻只是其中的一种改善措施,像DDR地址信号一般会加上拉电阻,加上上拉电阻后又会怎样呢?还是来仿真一下,拓扑结构如下图5所示:


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图5
同样,扫描中间一段传输线阻抗,波形如下图6:

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图6
由图6可知,在有上拉电阻的时候,主线段阻抗变化对波形的影响也是较小的。

数 据信号一般都有终端ODT端接电阻,我们再来看一下在打开ODT状态下,信号线阻抗变化对信号的影响。信号速率为1.6Gbps,接收端使用60欧姆 ODT(其实从反射的原理中,我们可以知道ODT取值的大小会影响反射的幅值,这里我们主要比较主线段阻抗变化对信号质量的影响,所以接收端选取了一个固 定的ODT阻值)。
仿真波形如下图7所示:
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图7
由上图7可知,在打开ODT情况下,过冲很小,且四种阻抗对应的波形差异很小,这样主线段阻抗偏离对信号的影响几乎可以忽略了。

上面仿真实例简单分析了传输通道的四种情况,当然现实的拓扑结构可能要比这个复杂一些,但是上面的这四种情况也是能够说明一些问题的,相信网友们已经发现了一些规律。
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作者:袁波? 一博科技高速先生团队队员
深圳市一博科技有限公司专注于高速PCB设计、PCB制板、PCB帖片、焊接加工、物料供应等服务。作为全球最大的高速PCB设计公司,我司在中国、美国、日本设立研发机构,全球研发工程师500余人。超大规模的高速PCB设计团队,引领技术前沿,贴近客户需求。

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一博科技 编辑于 2016-1-27 下午6:56
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