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EDN China>EDN论坛>可编程器件专区>请教always @(感觉信号列表)问题
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楼主 问题:

请教always @(感觉信号列表)问题

发布时间:2014-8-28 上午0:40

作者: 枫明语

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//Software Ver: Quartus II 9.1sp2
//EDA Tool: ModelSim ALTERA6.5b

module clkdiv_prj(
clk,rst_n,
tp1,tp2,tp3,tp4
);

input clk; //clock signal, 50MHz
input rst_n;//reset signal, low voltage enable

output tp1,tp2,tp3,tp4;

reg tp1_r,tp2_r,tp3_r,tp4_r;

//----------------------------------------------------------
//-----使用Gate Level Simulation: tp1,tp2感觉代码一直在执行(见下图),
//-----always @(敏感信号列表):这不是只有当信号发生变生时才
//-----执行嘛, 那里出错了啊!!!!
always @(clk, rst_n) begin
if(!rst_n) tp1_r <= 1'b0;
else tp1_r <= ~tp1_r;
end

always @(clk or rst_n) begin
if(!rst_n) tp2_r <= 1'b0;
else tp2_r <= ~tp2_r;
end

//----------------------------------------------------------
always @(posedge clk or negedge rst_n) begin
if(!rst_n) tp3_r <= 1'b0;
else tp3_r <= ~tp3_r;
end

always @(posedge clk, negedge rst_n) begin
if(!rst_n) tp4_r <= 1'b0;
else tp4_r <= ~tp4_r;
end

//----------------------------------------------------------
assign tp1 = tp1_r;
assign tp2 = tp2_r;
assign tp3 = tp3_r;
assign tp4 = tp4_r;

endmodule
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???标签: altera veriloghdl
枫明语 编辑于 2014-8-28 上午9:28
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EDN China电子设计技术大环境惨淡仍能逆市上扬,奥特斯是吹牛还是真本事?
第1楼

回复主题:请教always @(感觉信号列表)问题

发布时间:2014-8-29 下午10:19

作者: 枫明语

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哎,好像把组合逻辑与时序逻辑弄混了。
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EDN China电子设计技术助四肢瘫痪赛车手重圆驾驶梦,这款头部控制改装车使用了哪些新科技?
第2楼 回复主题:请教always @(感觉信号列表)问题 发布时间:2014-9-5 上午10:28

作者: sieg70

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always @(clk, rst_n) begin if(!rst_n) tp1_r <= 1'b0; else tp1_r <= ~tp1_r; end 這樣當clk = 1 或 rst_n = 1時都會執行block內的描述. 結果rst_n 一直為1, 所以整個waveform就是 tp1_r <= ~tp1_r, 依照simulator所設的resolution (timescale)時間在那邊反向.
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EDN China电子设计技术除了特斯拉,还有哪些企业在开发无人驾驶技术?
第3楼 回复主题:请教always @(感觉信号列表)问题 发布时间:2014-9-5 下午8:38

作者: 枫明语

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嗯是的。
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