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EDN China>EDN论坛>模拟器件技术论坛专区>求助!AD9788-DPG2-EBZ评估板输出波形
楼主 问题:

求助!AD9788-DPG2-EBZ评估板输出波形

发布时间:2012-11-12 下午3:17

作者: baggiolord

等级: 初学者

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输入参考时钟50M,正弦波。但是经过FPGA给开发板的信号,在经过9788、9516配置软件,输出信号不是正弦波(波形见附件)。不知道是程序问题还是软件配置问题,望各位帮帮忙。谢谢
module Test(Clk50M, Rst, DOUT, TXENABLE, DCLK, CLKOUT_10M, LED_OUT);
input??Clk50M;??// 本地50M时钟输入
input??Rst;???// 本地复位
output [15:0] ?DOUT;???// IQ信号输出
output???TXENABLE;?// 1对应I通道,0对应Q通道
input????DCLK;???// 数据输出同步时钟,由AD9788输出,LVDS输入接口
output???CLKOUT_10M;// 锁相环输出10M时钟
wire????CLKOUT_c0;
output [7:0]?LED_OUT;
reg????DClkCnt;
reg????SysRst;??// 系统复位
wire????Rst_w;
wire????PllLocked;?// 锁相环锁定信号输出
reg?[4:0]??? count;
reg?[25:0]?? Cnt;
always @ (posedge Clk50M or negedge Rst)
begin
?if(~Rst)
??count <= 5'd0;
?else
??count <= count + 1'b1;
end
//assign CLKOUT_10M = count[0];
//assign CLKOUT_10M = Clk50M;
assign Rst_w = Rst;
// 输出系统复位 SysRst
always @ (posedge Clk50M or negedge Rst_w)
begin
?if(~Rst_w)
??SysRst <= 1'b0;
?else
??SysRst <= 1'b1;
end
?
always @ (posedge DCLK or negedge SysRst)
begin
?if(~SysRst)
?begin
??DClkCnt? <= 1'b0;
?end
?else
?begin
??DClkCnt <= DClkCnt + 1'b1;
?end
end

assign TXENABLE = ~DClkCnt;
assign DOUT = DClkCnt ? 16'h0000 : 16'h0001;

// 锁相环实例PLL
// 输入时钟50M,输出时钟40M
PLLInst PLL_Out(.inclk0(Clk50M),
?????.c0(CLKOUT_10M),
?????.locked(PllLocked));
//assign CLKOUT_10M = 1'b1;
always @ (posedge DCLK or negedge SysRst)
begin
?if(~SysRst)
??Cnt <= 26'd0;
?else
??Cnt <= Cnt + 1'b1;
end
assign LED_OUT = Cnt[23];

endmodule
?
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?
???标签: 资料下载 ad9788 正弦
baggiolord 编辑于 2012-11-12 下午3:19
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EDN China电子设计技术带磁感双向通信、可同时驱动IGBT和MOSFET的SCALE-iDriver问世
第1楼

回复主题:求助!AD9788-DPG2-EBZ评估板输出波形

发布时间:2012-11-14 上午11:23

作者: ADI_wei

等级: 副高级工程师

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建议核查AD9516输出的频率是否正确可控。另外,DAC的数据源是否正确。
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