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EDN China>EDN论坛>设计思路专区>关于三段式状态机的default项
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关于三段式状态机的default项

发布时间:2010-10-13 下午2:58

作者: foveryoung2007

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近来在验证整理三段式状态机。分别参考了《设计与验证 Verilog HDL》和Clifford E. Cummings的《The Fundamentals of Efficient Synthesizable Finite State Machine Design using NC-Verilog and BuildGates》。文章很经典,但细细想来也不免有所疑惑:
我发现里面的三段式状态机中的第二个和第三个always块的case语句中都没有default选项。他们依靠什么来防止第二个always中的current state和第三个always中的next state跑飞?
难道使用综合器支持的Verilog 编码状态机的完备状态属性“full case”既能消除没有default而带来的锁存器,又能解决跑飞的问题?
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作者: angle2010

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