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口中玉的博客——理科生理解的工科世界

博主:口中玉???? ???? ????
介绍: 我是一个纯粹的理科生,现在开始学习FPGA,但是此前只用过MATLAB和LabVIEW,对于电子和进制的了解几乎空白,我想逐步进入工科世界,然后站在理科生的角度去解答没有工科基础和思维的人提出的工科问题。
文章(1)???? 访问(1299)???? 评论(3)???? 投票(1)???? 订阅本博??

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verilog中浮点数的表示以及浮点数除法IP核的使用 [CPLD/FPGA] 发布时间:2015-09-23 15:47:44
Verilog中的浮点数的表示以及浮点数除法IP核的用法???????? 初学FPGA,最近用到除法,刚开始想要自己写一段除法的代码来解决,和好多菜鸟一样先去网上输入“verilog除法器”去搜索,搜到了一些代码,但是这些代码都是:分子除以分母得到的结果是商和余数。例如10除以5商2余0,这个还好,因为可以整除。如果是11除以5商2余1,可是我想得到的结果是2.2。继续在网上找,还是没有找到。后来听从大神指点试试Verilog......
票数(1) ???? 阅读(1181)

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我是理科生,希望和大家共同学习工科。

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2015年09月 (1) ?
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