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博主:391349683???? ???? ????
介绍: 一个技术人员,曾经做过硬件、软件、ASIC设计、算法研究与实现
文章(48)???? 访问(69400)???? 评论(22)???? 投票(97)???? 订阅本博??

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QuartusII使用技巧
发布时间:2012-12-06 10:45:46
技术类别:CPLD/FPGA
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概述:


???????? 总结一些使用QuartusII软件的小经验,有些技巧性的东西很久不用或者不是经常用到很容易就忘掉,等到用到再到处查找确实费时费力。


???????1、使用PinPlanner观察Pad


??????? Altera的引脚分配经常会在某些特别标准中存在一些限制,比如LVDS差分引脚周围就有至少隔多少个row pad才能配置单端引脚的限制等等。。。。


?????? 那么我们如何确定某个pin的pad和别的pin对应的pad的关系呢?


?????? 答案是我们可以通过PinPlanner里的一个工具来观察每个pin对应的pad。具体操作是先打开PinPlanner(不要告诉我你不知道如何打开),在PinPlanner界面选择View菜单下的Pad View即可,请参考以下二图:


图一:在PinPlanner的View菜单下打开Pad View


点击看大图


图二:Pad View界面


点击看大图


上图是放大后的Pad View,虚线分出了一个个pad row或者pad column。


?


?????? 最后引申一下,在进行ddr设计的已经使用到的vref引脚附近必须间隔两个pad才能分配普通的pin(所谓普通的pin就是非DQ、DM以及DQS等pin)。如以下各图显示:


点击看大图


上图显示的是正确分配,led[3](N9)与vref(T6)引脚中间隔了两个pad(分别为DQS和DM),而实际中封装中他们对应的位置怎样的呢,见下图:


点击看大图


从上图其实很难看出led[3]和左边vref(T6)对于的pad位置关系,另外上图同时显示了另一个错误的分配,即P12位置分配了led[1],其与右边的vref(T11)对应的pad靠的太近所以被认为的错误的assignment。他们的pad对应图如下所示:


点击看大图


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?


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?????? 2、Vhdl文件的后缀可以写成vhd也可写成vhdl;Verilog文件后缀可以写出v,也可以写成vl,也可以写成vlg,还可以写成verilog。


?


?????? 3、你是不是偶尔会在用SignalTapII的时候发现某个信号完全被取反了呢(也即该信号与你实际中设计中赋予的值完全相反-Inverted)?!


?????? 如果有,千万别急,不用认为是设计有问题或者认为SignalTapII有问题。其实QuartusII软件有个选项是默认打开的,即“Not Gate Push-Back”选项。该选项的设置在Settings->Anaysis&Synthesis Settings->More Settings->Existing Option Settings里面。将该选项Off掉就ok了。


??????? 仔细看该选项的说明,可以知道,其实QuartusII编译器会在你的设计中它认为有需要的地方加上或者叫插入一个带非门输入的register,该register上电后是High有效,所以输入带Not Gate,也即是说整个设计的功能没有变化,但是这时你用SignalTapII抓却是Not Gate以后的信号。

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概述:总结一些使用QuartusII软件的小经验,有些技巧性的东西很久不用或者不是经常用到很容易就忘掉,等到用到再到处查找确实费时费力。1、使用PinPlanner观察PadAltera的引脚分配经常会在某些特别标准中存在一些限制,比如LVDS差分引脚周围就有至少隔多少个rowpad才能配置单端引脚...
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