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EDN电子技术论坛>博客 >木杉tutu1583博客

木杉tutu1583的博客——FPGA学习历程点滴--态度决定一切

博主:木杉tutu1583???? ???? ????
介绍: 本博客只为记录自己学习FPGA的点滴,以最初的心做最真的事。
文章(12)???? 访问(7873)???? 评论(1)???? 投票(9)???? 订阅本博??

博文列表查看方式: ???

同步异步复位的区别 [CPLD/FPGA] 发布时间:2015-12-19 20:38:45
同步异步复位知识同步复位:跟时钟clk有关异步复位:跟时钟clk无关。?什么时候用到同步,异步复位?答:当clk不稳定时,应该用到异步复位;当clk稳定时,可以用到同步复位。?异步复位:(敏感信号列表中有negedge rst_n)always@(posedge clk or negedge rst_n)??? if(!rst_n)??????? ......??? else be......
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VGA练习之图像的动态显示 [CPLD/FPGA] 发布时间:2015-12-14 13:51:14
Vga练习之动态显示图案Vga接口应用,并在电脑显示屏上显示功能:每隔3s变化一次,a~e循环变换a.全红b.全白c.2*2? 4部分,分别是:红,蓝,绿,黄d.3*3? 9部分,分别是:红黄蓝绿黑紫白青粉e.150*100矩形边框,边缘是20宽度的绿色框,其他为白色?分辨率:600*480?VGA支持的规格:1.水平时序:分辨率刷新速率像素频率同步脉冲后沿有效时间前沿帧长640/480602596......
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VGA练习之图像的动态显示(后续) [CPLD/FPGA] 发布时间:2015-12-14 13:47:03
?代码部分:/*分辨率:600*480功能:每隔3s变化一次,a~e循环变换a.全红b.全白c.2*2? 4部分,分别是:红,蓝,绿,黄d.3*3? 9部分,分别是:红黄蓝绿黑紫白青粉e.150*100矩形边框,边缘是20宽度的绿色框,其他为白色*/module VGA_test4(clk,rst_n,lcd_data,lcd_hs,lcd_vs);?input clk;?? //25mhzinput rst_n;output lcd_vs;//场同步信号output.......
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16位计数器之元件例化的学习 [CPLD/FPGA] 发布时间:2015-12-13 14:27:58
16位全加器???????? 通过该实验,学习元件例化。1个16位全加器由4个4位全加器构成;1个4位全加器由4个1位全加器构成;1位全加器由两个半加器加上一个或门构成;一个半加器由门级电路构成。如下图:顶层文件:?第二层:1个16位全加器由4个4位全加器构成;第三层:1个4位全加器由4个1位全加器构成;第四层:1位全加器由两个半加器加上一个或门构成;第五层:一个半加器由门级电路构成。ABSumC_ou......
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Modelsim脚本语言之Run.do的心得 [CPLD/FPGA] 发布时间:2015-11-30 22:12:16
Modelsim脚本语言之Run.do的心得?Run.do是用在modelsim中自动编译仿真,并可以添加波形观察,只需键入“do run.do”即可。执行run.do脚本键入“Do run.do”即可编译vlogVlog ./keyled.v????? (keyled.v跟run.do在一个文件根目录下)???????? Ps:1.&rdqu......;
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按键控制led的亮灭 [CPLD/FPGA] 发布时间:2015-11-30 21:50:20
按键控制led设计要求:通过8个按键分别控制一个led的亮灭。?该实验有两个模块:按键缓存模块和由按键值控制led模块按键缓存模块:通过二级缓存,将按键值存入key_r1,防止按键时产生的尖峰脉冲影响按键值。由按键值控制led模块:采用case语句,一一对应控制led的亮灭。?顶层代码:module keyled(clk,rst_n,key,led);?input clk;input rst_n;input [7:0]key;output [7:0]led;?//二级缓存按键数据reg .......
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led的简单设计 [CPLD/FPGA] 发布时间:2015-11-30 17:53:16
流水灯的简单设计设计要求:低位点亮一个led,下一个周期,点亮两个led,逐次增加led的个数,全部点亮后的下一个周期,又点亮一个led该实验需要两个模块,计数器模块和led控制模块计数器模块:就是一个分频器,频率为2hz,系统时钟为50mhz,50_000_000/2=25_000_000,需要25位计数器。Led控制模块:控制移位,到达全0时,led为全1。不断循环点亮。?顶层模块代码:module ledwater(clk,rst_n,led);input clk;input rst_n;output [7:0]......
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MATLAB总结 [资源共享] 发布时间:2015-11-22 16:48:50
MATLABHelp zeros:【zeros的使用方法】B=zeros(n):生成n×n全零阵。B=zeros(m,n):生成m×n全零阵。B=zeros([m n]):生成m×n全零阵。B=zeros(d1,d2,d3……):生成d1×d2×d3×……全零阵或数组。B=zeros([d1 d2 d3……]):生成d1×d2×d3×&he......;
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基础门逻辑--三种描述方式 [CPLD/FPGA] 发布时间:2015-07-31 14:54:34
基础门逻辑--采用结构化描述方式??电路图如下:?顶层文件如下:module logic_gate(a,b,out_or,out_and,out_not);?input a,b;?output reg out_or;output reg out_and;output reg out_not;/*and and_inst(out_and,a,b); ?//采用结构化描述方式or or_inst(out_or,a,b);not out_not1(out_n......
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SRAM读写实验--读书笔记 [CPLD/FPGA] 发布时间:2015-07-27 15:28:19
1.SRAM读写实验实验目的:对SRAM的每一个地址进行遍历读写操作,然后比对读写前后的数据是否正确,最后通过一个LED灯的亮灭进行指示。Ps:中英文对照SRAM电路图:由图可知:芯片使能信号CE和输出使能信号OE已经拉低,故只需控制写使能信号WE便可操作,简化了代码。?SRAM读时序:Ps:>=70nsSRAM写时序:Ps:>=70ns具体操作是这样的,要写数据时,比较高效率的操作是送数据和地址,同时把WEn拉低,然后延时时间再把WEn拉高,这时就把数据写入了相应地址了。读数据时,只要把需要读出的地址放到......
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本人是FPGA爱好者,想要在FPGA创出自己的天下。

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  • EDNChina??17:02 08-06
    GOOD
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